本文通過PDN阻抗、SSN和EMC之間的關(guān)系可以通過實(shí)際案例得到證實(shí)。

在考慮配電網(wǎng)(PDN)阻抗與同時(shí)開關(guān)噪聲(SSN)和電磁兼容性(EMC)之間的關(guān)系時(shí)，了解去耦的影響非常重要。如果一個(gè)PCB的功率完整性或去耦特性較差，例如高PDN阻抗，SSN和EMC就會出現(xiàn)問題。本文將通過實(shí)際案例來確認(rèn)PCB的PDN阻抗、SSN和EMC之間的關(guān)系。

分析和結(jié)果

測試的原型是以下兩個(gè)版本:FPGA，由晶體振蕩器提供外部50MHz參考；有三個(gè)主要接口:DDR2SDRAM，速率為350MHz，ADC數(shù)據(jù)總線為150MHz，以太網(wǎng)為100MHz。所有這些部件都由1.8V降壓轉(zhuǎn)換器供電。去耦合(包括PCB重疊和電容)對SSN和EMC的影響可以通過表1中列出的測試案例來理解。

在測試案例1中，原型PCB包括四個(gè)信號層和一個(gè)接地層，以及連接到PCB上的16個(gè)0.1μF去耦電容器的+1.8V電源引腳。在測試案例2中，原型PCB包括四個(gè)信號層和三個(gè)接地層，以及連接到PCB上的25個(gè)0.1μF去耦電容器的+1.8V電源引腳。

表1.對SSN和EMC影響PCB去耦合的測試案例進(jìn)行研究

從圖1的PDN阻抗曲線可以看出(利用mentorGraphyperlynx軟件分析后期布局的功率完整性)。與測試案例1相比，測試案例2的電網(wǎng)具有更好的去耦條件，因此在寬帶范圍內(nèi)具有更低的阻抗。0.1μF的電容器將影響中低頻段(400mHz)。此外，當(dāng)頻率高于400mHz時(shí)，接地層的平面電容器會產(chǎn)生影響。與測試案例1相比，測試案例2有更多的去耦電容器和接地層，因此PDN阻抗性較低。

圖1.PDN阻抗圖

然后，在兩個(gè)測試案例中，當(dāng)頻率跨越30MHz到1000MHz時(shí)，比較+1.8V的功率頻譜（通過交流耦合探測使用頻譜分析儀）。參見圖2b中所示的測試案例2的頻譜。觀察到的雜散主要是由晶體振蕩器（50MHz基頻）、DDR2SDRAM（350MHz基頻）、ADC數(shù)據(jù)總線（150MHz基頻）和以太網(wǎng)（100MHz基頻）之間的諧波引起的。在圖2A中所示的測試案例1中，由于去耦合性能差，在光譜上有雜散，其功率最高。

PDN阻抗阻抗和晶體振蕩器瞬態(tài)電流的相互作用，以及IC輸出緩沖器（即SSN）在特定頻率上同時(shí)開關(guān)或切換，共同產(chǎn)生電網(wǎng)噪聲。通過改善去耦合和降低功率阻抗，可以抑制SSN和頻率雜散。

兩個(gè)測試案例的原型之間的噪聲性能可以通過在3米的電波暗室中進(jìn)行輻射發(fā)射(RE)測試來比較。測試案例2顯示了比測試案例1更好的RE或EMC性能。測試案例2中有更多的接地層，這不僅可以改善去耦合或PDN阻抗，還可以提供一個(gè)適當(dāng)?shù)姆祷芈窂?，沿著PCB標(biāo)志傳輸?shù)乃行盘?，從而進(jìn)一步減少輻射發(fā)射。

圖3a.RE圖3b：RE測試案例2

結(jié)論

實(shí)際測試證實(shí)了去耦合對SSN和EMC的確會產(chǎn)生影響。因此，PDN和PCB疊層必須采用嚴(yán)格的方式執(zhí)行， 以確保原型具有出色的質(zhì)量、穩(wěn)健性和功能。